• Los chiplets serían la estrategia de China para burlar las sanciones estadounidenses

• Si no pueden acceder a las máquinas más avanzadas, recurrir a esta técnica puede ser el arma para mantenerse competitivos

2024 va a ser un año apasionante para la industria de los semiconductores. Tras el salto a los 3 nanómetros en 2023, se espera que este año veamos una mayor eficiencia en esa misma litografía, pero también los primeros indicios de chips fabricados en una fotolitografía de 2 nanómetros para 2025. De hecho, Qualcomm ha puesto a Samsung y TSMC a competir entre ellas para ver quién se queda con el contrato del Snapdragon 8 Gen 5

Sin embargo, en China las cosas serán diferentes. La industria china de los semiconductores dio un golpe en la mesa con el Kirin 9000S del polémico Huawei Mate 60 Pro, pero mientras el resto de la industria estaba en los 4 y 3 nanómetros, Huawei se encontraba en los 7 nanómetros. Actualmente, buscan construir chips en 5 nanómetros, pero ir más allá con su tecnología será complicado debido a los vetos norteamericanos. ¿La solución? Los chiplets pueden venir para salvar el día a la industria china.

¿Que no puedo hacer chips pequeños? Junto varios algo más grandes

No me malinterpretes, que China -la empresa SMIC, concretamente- haya podido fabricar un SoC en una fotolitografía de 7 nanómetros es todo un logro. El Kirin 9000S no destaca en potencia, pero tiene un módem 5G integrado y, además, está construido de una forma que Estados Unidos consideraba imposible, al menos a corto plazo.

Los ingenieros chinos, tuvieran maquinaria prohibida o no, han demostrado que están dándolo todo para estirar los límites de su capacidad actual y, de hecho, el objetivo de China es el de forzar las máquinas de pasada generación para poder fabricar chips de 7 y 5 nanómetros en masa.

El gigante asiático ha puesto a sus mejores talentos a investigar, pero está claro que para ir más allá -bajar a los 3, 2 o 1 nanómetros- se las verán con unas dificultades tremendas. Para conseguir esa litografía, no será suficiente con las técnicas del multiple patterning que planean usar para lograr un SoC de 5 nanómetros, por lo que hay que buscar otras soluciones.